Verilog codes for Nexys4 DDR Artix-7 FPGA Board
$ git clone https://github.com/7enTropy7/Artix_7.git$ cd Artix_7/
$ tree
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├── Binary_Gray
│ ├── bin_2_gray_test.v
│ └── bin_2_gray.v
├── Bough_Wooley_Array_Multiplier
│ ├── bough_wooley_test.v
│ └── bough_wooley.v
├── Carry_Look_Ahead_Adder
│ ├── cla_4_bit_test.v
│ └── cla_4_bit.v
├── Carry_Save_Array_Multiplier
│ ├── csa_4_bit_test.v
│ └── csa_4_bit.v
├── Dadda_Tree_Multiplier
│ ├── dadda_tree_test.v
│ └── dadda_tree.v
├── Demultiplexer
│ ├── demux_const.xdc
│ ├── demux_test.v
│ └── demux.v
├── FIR_Filter
│ ├── co.xdc
│ ├── fir_test.v
│ └── fir.v
├── Multiplexer
│ ├── mux4_1_const.xdc
│ ├── mux4_1_test.v
│ └── mux4_1.v
├── Multiplier_Accumulator
│ ├── mac_const.xdc
│ ├── mac_test.v
│ └── mac.v
├── README.md
├── Ripple_Carry_Adder
│ ├── fa_df_test.v
│ ├── fa_df.v
│ ├── rca_4_bit_test.v
│ └── rca_4_bit.v
├── Seven_Segment_Display
│ ├── ss_disp_con.xdc
│ ├── ss_disp_test.v
│ └── ss_disp.v
├── Shift_Register
│ ├── shift_reg_test.v
│ └── shift_reg.v
├── Squarer
│ ├── squarer_4_bit_test.v
│ └── squarer_4_bit.v
├── Universal_Shift_Register
│ ├── usr_test.v
│ └── usr.v
└── Wallace_Tree_Multiplier
├── wallace_tree_test.v
└── wallace_tree.v
15 directories, 38 filesNexys4 DDR Artix-7 FPGA Board
