New issue

Have a question about this project? Sign up for a free GitHub account to open an issue and contact its maintainers and the community.

Sign up for GitHub

By clicking “Sign up for GitHub”, you agree to our terms of service and privacy statement. We’ll occasionally send you account related emails.

Already on GitHub? Sign in to your account

Jump to bottom

Замечания по проекту ПЛИС #1

Closed

ivantaran opened this issue Apr 22, 2016 · 1 comment

ivantaran commented Apr 22, 2016 •

edited

Loading

Есть предложение, всё-таки, воспользоваться TimeQuest'ом и описать констрейны в проекте, например, тактовые цепи:

m2
ppu_addr_in[12]
Также имеется куча "Unconstrained Paths" - над этим не плохо бы подумать.
Констрейны - залог стабильной работы проекта.

Ну и по Verilog:

напрашивается разбиение на модули
запись в регистры принято писать через оператор неблокирующего присваивания "<=", это не важно для синтеза, но для симуляции весьма желательно:

line 685: if (ppu_addr_in[13:3] == 11'b00111111011) ppu_latch0 = 0; // не хорошо

line 685: if (ppu_addr_in[13:3] == 11'b00111111011) ppu_latch0 <= 0; // ок

очень громоздкие конструкции:

line 151: wire [17:10] ppu_addr_mapped = chr_mode[2] ? (...

почему не воспользоваться асинхронным case'ом?

ivantaran closed this as completed

darleiv commented Jul 18, 2020

@

agentxxxxxx mentioned this issue

flash write timeout. #17

Open

Sign up for free to join this conversation on GitHub. Already have an account? Sign in to comment