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RISC-V CPU
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│ │ ├── README.txt
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│ │ │ ├── CPU_utilization_placed.rpt
│ │ │ ├── ISEWrap.js
│ │ │ ├── ISEWrap.sh
│ │ │ ├── gen_run.xml
│ │ │ ├── htr.txt
│ │ │ ├── init_design.pb
│ │ │ ├── opt_design.pb
│ │ │ ├── place_design.pb
│ │ │ ├── project.wdf
│ │ │ ├── route_design.pb
│ │ │ ├── rundef.js
│ │ │ ├── runme.bat
│ │ │ ├── runme.log
│ │ │ ├── runme.sh
│ │ │ ├── usage_statistics_webtalk.html
│ │ │ ├── usage_statistics_webtalk.xml
│ │ │ ├── vivado.jou
│ │ │ ├── vivado.pb
│ │ │ └── write_bitstream.pb
│ │ ├── prgrom_synth_1
│ │ │ ├── ISEWrap.js
│ │ │ ├── ISEWrap.sh
│ │ │ ├── dont_touch.xdc
│ │ │ ├── gen_run.xml
│ │ │ ├── htr.txt
│ │ │ ├── prgrom.dcp
│ │ │ ├── prgrom.tcl
│ │ │ ├── prgrom.vds
│ │ │ ├── prgrom_utilization_synth.pb
│ │ │ ├── prgrom_utilization_synth.rpt
│ │ │ ├── project.wdf
│ │ │ ├── rundef.js
│ │ │ ├── runme.bat
│ │ │ ├── runme.log
│ │ │ ├── runme.sh
│ │ │ ├── vivado.jou
│ │ │ └── vivado.pb
│ │ └── synth_1
│ │ ├── CPU.dcp
│ │ ├── CPU.tcl
│ │ ├── CPU.vds
│ │ ├── CPU_utilization_synth.pb
│ │ ├── CPU_utilization_synth.rpt
│ │ ├── ISEWrap.js
│ │ ├── ISEWrap.sh
│ │ ├── gen_run.xml
│ │ ├── htr.txt
│ │ ├── rundef.js
│ │ ├── runme.bat
│ │ ├── runme.log
│ │ ├── runme.sh
│ │ ├── vivado.jou
│ │ └── vivado.pb
│ ├── Final_CPU.sim
│ │ └── sim_1
│ │ └── behav
│ │ └── xsim
│ │ ├── RAM.mif
│ │ ├── compile.bat
│ │ ├── compile.log
│ │ ├── dmem32word.coe
│ │ ├── elaborate.bat
│ │ ├── elaborate.log
│ │ ├── glbl.v
│ │ ├── latest.coe
│ │ ├── prgrom.mif
│ │ ├── scenario1.coe
│ │ ├── scenario2.coe
│ │ ├── scenario3.coe
│ │ ├── simulate.bat
│ │ ├── simulate.log
│ │ ├── test2.coe
│ │ ├── top_tb.tcl
│ │ ├── top_tb_behav.wdb
│ │ ├── top_tb_vlog.prj
│ │ ├── webtalk.jou
│ │ ├── webtalk.log
│ │ ├── webtalk_1748.backup.jou
│ │ ├── webtalk_1748.backup.log
│ │ ├── webtalk_7088.backup.jou
│ │ ├── webtalk_7088.backup.log
│ │ ├── webtalk_7820.backup.jou
│ │ ├── webtalk_7820.backup.log
│ │ ├── webtalk_8688.backup.jou
│ │ ├── webtalk_8688.backup.log
│ │ ├── webtalk_9844.backup.jou
│ │ ├── webtalk_9844.backup.log
│ │ ├── xelab.pb
│ │ ├── xsim.dir
│ │ │ ├── top_tb_behav
│ │ │ │ ├── Compile_Options.txt
│ │ │ │ ├── TempBreakPointFile.txt
│ │ │ │ ├── obj
│ │ │ │ │ ├── xsim_0.win64.obj
│ │ │ │ │ ├── xsim_1.c
│ │ │ │ │ └── xsim_1.win64.obj
│ │ │ │ ├── top_tb_behav_20372_1720619050.btree
│ │ │ │ ├── webtalk
│ │ │ │ ├── xsim.dbg
│ │ │ │ ├── xsim.mem
│ │ │ │ ├── xsim.reloc
│ │ │ │ ├── xsim.rlx
│ │ │ │ ├── xsim.rtti
│ │ │ │ ├── xsim.svtype
│ │ │ │ ├── xsim.type
│ │ │ │ ├── xsim.xdbg
│ │ │ │ ├── xsimcrash.log
│ │ │ │ ├── xsimk.exe
│ │ │ │ └── xsimkernel.log
│ │ │ ├── xil_defaultlib
│ │ │ │ ├── @a@l@u.sdb
│ │ │ │ ├── @c@p@u.sdb
│ │ │ │ ├── @clock.sdb
│ │ │ │ ├── @controller.sdb
│ │ │ │ ├── @data@mem.sdb
│ │ │ │ ├── @decoder.sdb
│ │ │ │ ├── @i@fetch.sdb
│ │ │ │ ├── @led.sdb
│ │ │ │ ├── @mem@or@i@o.sdb
│ │ │ │ ├── @r@a@m.sdb
│ │ │ │ ├── @switch.sdb
│ │ │ │ ├── @tube.sdb
│ │ │ │ ├── clock_divider.sdb
│ │ │ │ ├── cpu_clk.sdb
│ │ │ │ ├── cpu_clk_clk_wiz.sdb
│ │ │ │ ├── glbl.sdb
│ │ │ │ ├── prgrom.sdb
│ │ │ │ ├── top_tb.sdb
│ │ │ │ └── xil_defaultlib.rlx
│ │ │ └── xsim.svtype
│ │ ├── xsim.ini
│ │ ├── xsim.ini.bak
│ │ ├── xvlog.log
│ │ └── xvlog.pb
│ ├── Final_CPU.srcs
│ │ ├── constrs_1
│ │ │ └── new
│ │ │ └── const.xdc
│ │ ├── sim_1
│ │ │ └── new
│ │ │ ├── Decoder_tb.v
│ │ │ ├── tb_ifetch.v
│ │ │ └── top_tb.v
│ │ └── sources_1
│ │ ├── ip
│ │ │ ├── RAM
│ │ │ │ ├── RAM.dcp
│ │ │ │ ├── RAM.mif
│ │ │ │ ├── RAM.veo
│ │ │ │ ├── RAM.vho
│ │ │ │ ├── RAM.xci
│ │ │ │ ├── RAM.xml
│ │ │ │ ├── RAM_ooc.xdc
│ │ │ │ ├── RAM_sim_netlist.v
│ │ │ │ ├── RAM_sim_netlist.vhdl
│ │ │ │ ├── RAM_stub.v
│ │ │ │ ├── RAM_stub.vhdl
│ │ │ │ ├── dmem32word.coe
│ │ │ │ ├── doc
│ │ │ │ │ └── blk_mem_gen_v8_4_changelog.txt
│ │ │ │ ├── hdl
│ │ │ │ │ └── blk_mem_gen_v8_4_vhsyn_rfs.vhd
│ │ │ │ ├── misc
│ │ │ │ │ └── blk_mem_gen_v8_4.vhd
│ │ │ │ ├── sim
│ │ │ │ │ └── RAM.v
│ │ │ │ ├── simulation
│ │ │ │ │ └── blk_mem_gen_v8_4.v
│ │ │ │ ├── summary.log
│ │ │ │ └── synth
│ │ │ │ └── RAM.vhd
│ │ │ ├── cpu_clk
│ │ │ │ ├── cpu_clk.dcp
│ │ │ │ ├── cpu_clk.v
│ │ │ │ ├── cpu_clk.veo
│ │ │ │ ├── cpu_clk.xci
│ │ │ │ ├── cpu_clk.xdc
│ │ │ │ ├── cpu_clk.xml
│ │ │ │ ├── cpu_clk_board.xdc
│ │ │ │ ├── cpu_clk_clk_wiz.v
│ │ │ │ ├── cpu_clk_ooc.xdc
│ │ │ │ ├── cpu_clk_sim_netlist.v
│ │ │ │ ├── cpu_clk_sim_netlist.vhdl
│ │ │ │ ├── cpu_clk_stub.v
│ │ │ │ ├── cpu_clk_stub.vhdl
│ │ │ │ ├── doc
│ │ │ │ │ └── clk_wiz_v5_4_changelog.txt
│ │ │ │ ├── mmcm_pll_drp_func_7s_mmcm.vh
│ │ │ │ ├── mmcm_pll_drp_func_7s_pll.vh
│ │ │ │ ├── mmcm_pll_drp_func_us_mmcm.vh
│ │ │ │ ├── mmcm_pll_drp_func_us_pll.vh
│ │ │ │ ├── mmcm_pll_drp_func_us_plus_mmcm.vh
│ │ │ │ └── mmcm_pll_drp_func_us_plus_pll.vh
│ │ │ └── prgrom
│ │ │ ├── doc
│ │ │ │ └── blk_mem_gen_v8_4_changelog.txt
│ │ │ ├── hdl
│ │ │ │ └── blk_mem_gen_v8_4_vhsyn_rfs.vhd
│ │ │ ├── misc
│ │ │ │ └── blk_mem_gen_v8_4.vhd
│ │ │ ├── prgrom.dcp
│ │ │ ├── prgrom.mif
│ │ │ ├── prgrom.veo
│ │ │ ├── prgrom.vho
│ │ │ ├── prgrom.xci
│ │ │ ├── prgrom.xml
│ │ │ ├── prgrom_ooc.xdc
│ │ │ ├── prgrom_sim_netlist.v
│ │ │ ├── prgrom_sim_netlist.vhdl
│ │ │ ├── prgrom_stub.v
│ │ │ ├── prgrom_stub.vhdl
│ │ │ ├── scenario1.coe
│ │ │ ├── scenario2.coe
│ │ │ ├── sim
│ │ │ │ └── prgrom.v
│ │ │ ├── simulation
│ │ │ │ └── blk_mem_gen_v8_4.v
│ │ │ ├── summary.log
│ │ │ └── synth
│ │ │ └── prgrom.vhd
│ │ └── new
│ │ ├── ALU.v
│ │ ├── CPU.v
│ │ ├── Clock.v
│ │ ├── Controller.v
│ │ ├── DataMem.v
│ │ ├── Decoder.v
│ │ ├── IFetch.v
│ │ ├── IOReader.v
│ │ ├── Led.v
│ │ ├── MemOrIO.v
│ │ ├── Switch.v
│ │ ├── Tube.v
│ │ └── clock_divider.v
│ ├── Final_CPU.xpr
│ ├── vivado.jou
│ ├── vivado.log
│ ├── vivado_27160.backup.jou
│ ├── vivado_27160.backup.log
│ ├── vivado_pid20372.str
│ └── vivado_pid27160.str
├── project_info
│ ├── CPU Project Testing.pdf
│ ├── CS202-Computer Orgnization-Spring 2024-Project Requirments.pdf
│ ├── Report.pdf
│ └── resources
│ └── risc-v-cpu.png
└── README.md