BIT大二下集成电路设计实践作业，包含两个实验和一个读书报告
综合synthesis将高抽象级向低抽象级的过程，逆过程是分析
RTL是电路的一个抽象层级（寄存器传输级），一般编写HDL时在这个层级进行设计
门级网表是描述逻辑门和触发器之间的连接，比RTL低一个层次，在逻辑层。
RTL级到逻辑层的综合就是逻辑综合，需要选择工艺库，设计约束两个步骤
.v既可以在RTL级进行描述，也可以在门级网表进行描述，描述RTL级的HDL文件叫做RTL文件。
这篇文章逻辑十分清晰，助于理解进行HDL的编写位于电路设计的那一层。什么是“门级网表”（Gate-level netlist）文件？