Lab6 Timing Violation

[HoraceKuo]

在模擬測試過結合後的各功能正常，但跑合成時出現failed to meet the timing requirement

再來把合成後的bitstream放到fpga上能夠看到hello逐字印出，而checkbit卻還是讀到AB40，不是結束時的AB51

想請問如何解決timing violation的問題，而ipynb中所讀到的checkbit又為何會停在AB40而不是AB51?
下面附上timing report和ipynb執行結果

[EENemo]

幫隊友補充一下，後來我在notebook加入以下程式(下圖1)，試想再啟動uart前先看放在38000000的firmware有沒有運作，發現它會卡在ab40就不動了，但我們在模擬時firmware有完整做完，處理完irc後也有把後面firmware做完(下圖2)，不知道為何放在FPGA就動不了了。

[stage0831]

同學你好，關於failed to meet the timing requirement的問題，我這邊也有遇到。

我們嘗試進到vivado並改變implementation的strategy，我們將default改成使用performance_NetDelay_high後有成功修復我們的hold time violation，可以試試看這個方法，希望有點幫助。

另外，想請教你們一個問題，如下圖波型

我們在最後燒入FPGA後並沒有收到hello這個字串。我們在tb端送workload的順序是MM->QS->FIR，然後UART會在MM結束時同時發出中斷，想請問你們在tb端送workload的順序是如何的?

[chickenchennnn]

我們也有遇到這個問題，解法上面有一位同學有提到，進到vivado並改變implementation的strategy，使用performance_NetDelay_high有成功解決我們hold time的violation

[sonnyshiau]

同學您好，有使用上面的方法但是還是會有hold time violation

[sonnyshiau]

附上jupyter的結果

[ZGCiou]

可以設定phys_opt_design參數來修復hold time violation

-derictive 選擇 ExploreWithHoldFix

或是使用tcl
在 launch_runs 前加入 set_property STEPS.PHYS_OPT_DESIGN.ARGS.DIRECTIVE ExploreWithHoldFix [get_runs impl_1]

[sonnyshiau]

我最後直接在tcl改strategy就改善了，感謝同學

[LingChiYang]

同學好

助教這邊跑是有繼續跑的，不太確定同學有做甚麼改動。我想有幾點需要提醒的是，放到FPGA時isr大概率會是在main的最後跑，因為很快就執行完了，所以同學可以試試看irq在main的最後拉起來模擬看看。

[Josephood7]

同學好~
可以請問同學你們的bram.v那邊一樣是設N = 10嗎?
因為我把firmware合起來以後連LA test 1都跑不出來就time out了

[huankai0731]

可以試試看把time out關掉，firmware合起來之後好像會run比較久

[Josephood7]

謝謝你的回覆~ 但跑了幾十分鐘還是沒有東西
你是把 firmware.c firmware.h tb.v la.c 合起來對嗎
有其他檔案也需要動的ㄇ

[EENemo]

我3800000那邊的設8K(N=11)，N=10太小會不過，你可以試看看